高中通用技术-电子技术模块课件：第6章 Multisim在数字逻辑电路中的应用）（161张幻灯片）
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| 名称 | 高中通用技术-电子技术模块课件：第6章 Multisim在数字逻辑电路中的应用）（161张幻灯片） |  | |
| 格式 | zip | ||
| 文件大小 | 2.8MB | ||
| 资源类型 | 教案 | ||
| 版本资源 | 通用版 | ||
| 科目 | 通用技术 | ||
| 更新时间 | 2019-08-27 20:08:34 | ||
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文档简介
(共161张PPT)
第6章 Multisim在数字逻辑电路中的应用
6.1 数字逻辑电路的创建
6.2 全加器及其应用
6.3 译码器及其应用
6.4 数据选择器及其应用
6.5 组合逻辑电路的冒险现象
6.6 触发器
6.7 同步时序电路分析及设计
6.8 集成异步计数器及其应用
6.9 集成同步计数器及其应用
6.10 移位寄存器及其应用
6.11 电阻网络DAC设计
6.12 555定时器及其应用
6.13 数字电路综合设计——数字钟
6.14 数字电路综合设计——数字式抢答器
6.15 数字电路综合设计——数字频率计
习题
6.1 数字逻辑电路的创建
1．创建数字逻辑电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中非门7404N芯片，单击OK确认。这时会出现图6-1所示窗口，该窗口表示7404N这个芯片里有六个功能完全相同的非门，可以选用Section A、B、C、D、E、F六个非门中的任何一个。单击任何一个即可选定一个非门，若不用时单击Cancel。
(2) 同理，在元(器)件库中单击TTL，再单击74系列，选中或门7432N和与非门7400N芯片。
(3) 在仪器库中单击Logic converter(逻辑转换仪)，这时会出现一个仪器，拖到指定位置点击即可。
(4) 输入信号接逻辑转换仪的输入端A，B，C，…，输出信号接逻辑转换仪的输出端(OUT)。连接电路如图6-2所示。
图6-2 数字逻辑电路
图6-3 数字逻辑电路的真值表
图6-4 最简表达式
图6-5 用与非门构成的电路
两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。
6.2.1 半加器
如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。
按照二进制加法运算规则可以列出如表6.5.1所示的半加器真值表。其中A、B是两个加数，S是相加的和，C是向高位的进位。将S、C和A、B的关系写成逻辑表达式则得到.
6.5.1半加器真值表
因此半加器是由一个异或门和一个与门组成的，如图6.5.1所示。
全加器是一种广义名称．就其电路结构而言，它是一种二进制运算的单元电路。从器件角度看，它又是一种最基本的二进制算术运算器件。实际的加法运算，必须同时考虑由低位来的进位，这种由被加数、加数和一个来自低位的进位数三者相加的运算称为全加运算。执行这种运算的器件称为全加器。
6.2.2 全加器及其应用
1. 全加器运算如下式。
2. 全加器真值表如表6.5.1所示
表6.5.1全加器真值表
3. 全加器逻辑表达式:
4. 全加器逻辑电路
6.5.2 全加器电路
电路仿真，双击逻辑转换仪图标, 如图6.5.3逻辑转换仪面板。逻辑转换仪的使用方法请看 课本第4章中的4.4.3小节（逻辑转换仪）。图中测出的是和S的结果，若要测出向高位进位的结果，则把测试线改接到进位C端，便得到向高位进位的结果。
图6.5.3 逻辑转换仪面板
例6.1 用74HC283D设计一个8421BCD码加法电路，完成两个一位8421BCD码的加法运算。输入、输出均采用8421BCD码表示。
1) 原理
两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD码加法器的输入、输出都采用8421BCD码表示，其进位规律为逢十进一，而74HC283D是按两个四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数大于9时，8421BCD码应产生进位，而十六进制还不可能产生进位。为此应对结果进行修正，当结果大于9时，需要加6(0110B)修正。故修正电路应含一个判9电路，当结果大于9时对结果加0110，小于等于9时加0000。
大于9的数是最小项的m10～m15，除了上述情况大于9时外，如相加结果产生了进位位，其结果必定大于9，因此大于9的条件为
全加器74HC283D的A4A3A2A1、B4B3B2B1为两个四位二进制数输入端，SUM1、SUM2、SUM3、SUM4为相加的和，C0为低位来的进位，C4为向高位产生的进位。
2) 创建电路
用字信号发生器产生8421BCD码，并用显示器件显示8421BCD码。
(1) 在元(器)件库中单击CMOS，再单击74HC系列，选中74HC283D, 单击OK确认。这时会出现一个器件，拖到指定位置点击即可。
(2) 在器件库中单击TTL，再单击74系列，选中二输入与非门7400N和三输入与非门7410N芯片。
(3) 在右侧仪器库中单击Word Genvertor(字信号发生器)，这时会出现一个仪器，拖到指定位置点击即可。
(4) 在器件库中单击显示器件，选中数码管, 单击OK确认。这时会出现一个器件，拖到指定位置点击即可。为了便于观察，可将输入、输出信号均接入数码管。由此得到具有修正电路的8421BCD码加法电路，如图6-6所示。
3) 观测输出
双击Word Genvertor(字信号发生器)图标，对面板上的各个选项和参数进行适当设置：
在Address(地址)区，起始地址(Initial栏)为0000，终止地址(Final栏)为0009。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
图6-6 一位8421BCD码加法电路
6.3 译码器及其应用
常见的MSI(中规模集成电路)译码器有二进制译码器(如2-4、3-8、4-16译码器等)和二-十进制译码器(也称作4-10译码器)等。MSI译码器74LS138是3-8译码器，其逻辑符号如图6-7中器件U4所示。U4中A、B、C是地址输入端，G1、G2A、G2B是使能端，Y0Y1Y2Y3Y4Y5Y6Y7是输出端，且输出低电平有效。输入变量的每一种取值组合只能使某一个输出有效。
例6.2 用集成3-8译码器74LS138D组成一位全加器完成两个一位二进制数的加法运算。
1) 原理
两个一位二进制数的加法运算的真值表如表8-1所示。
表6-1 全加器的真值表
由全加器的真值表显然有：
其中，A、B分别为加数和被加数；C为低位向本位产生的进位；Fi为相加的和；Ci+1为本位向高位产生的进位。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74LS系列，选中74LS138D，单击OK确认。这时会出现一个器件，拖到指定位置点击即可。
(2) 在元(器)件库中单击MISC，再单击门电路，选中四输入与非门NAND4, 单击OK确认，用两个与非门实现逻辑函数。
(3) 在元(器)件库中单击显示器件，选小灯泡来显示数据。为了便于观察，可将输入、输出信号均接入小灯泡。
(4) 在元(器)库中单击Word Genvertor(字信号发生器)，拖到指定位置，用它产生数码。
(5) 在元(器)件库中单击Sources(信号源)，选中电源VCC和地，双击电源VCC图标，设置电压为5 V。使能端G1接电源VCC，G2A、G2B接地。连接电路如图6-7所示。
图6-7 74LS138D译码器构成一位全加器
3) 观测输出
双击Word Genvertor(字信号发生器)图标，在Address(地址)区，起始地址(Initial栏)设为0000，终止地址(Final栏)设为0007。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出的对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
在Frequency区，设置输出的频率为1 kHz。
运行仿真开关，可以观察运算结果。探测器发光表示数据为“1”，不发光表示数据为“0”。其中，X1、X2表示加数、被加数；X5表示低位向本位产生的进位；X4表示相加的和；X3表示本位向高位产生的进位。
6.4 数据选择器及其应用
集成数据选择器(MUX)74LS151D(八选一)、74LS153D(双四选一)是较常用的数据选择器。双四选一数据选择器74LS153D包含了两个四选一MUX，地址输入端A1和A0由两个MUX公用。每个MUX各有四个数据输入端，一个使能端EN和一个输出端Y。74LS153D的逻辑符号如图6-8中器件U3所示。U3中最上边的1端和0端分别对应芯片管腿2和14脚，是地址A1和A0的输入端；EN对应芯片管腿1、15脚，是使能端，且输入低电平有效；0端、1端、2端、3端分别对应芯片管腿6、5、4、3脚，是数据1D0、1D1、1D2、1D3的输入端，芯片管腿10、11、12、13脚是数据2D0、2D1、2D2、2D3的输入端；芯片的7端和9端分别是输出端1Y和2Y。
单个四选一MUX的输出函数为
数据选择器用途很多，可以实现组合逻辑函数、多路信号分时传送、并/串转换、产生序列信号等。
例6.3 用74LS153D双四选一数据选择器实现一位全加器。
1) 原理
由于一位全加器有三个输入信号Ai、Bi、Ci，而74LS153D仅有1端、0端(分别对应芯片管脚2、14)两个地址输入端，选Ai(图6-8中X5)、Bi(图6-8中X2)作为地址输入A1和A0(分别对应芯片管脚2、14)。已知全加器的输出函数如下：
本位相加的和
本位向高位产生的进位
考虑到四选一MUX的输出
则Fi相应的余函数为、、和。即现在A1(2脚)=Ai，A0(14脚)=Bi，若1D0(6脚)=1D3(3脚)=Ci，1D1(5脚)=1D2(4脚)= ，则1Y(7脚) =Fi。
同样，将Ci+1表示为：，若四选一MUX的输入2D0(10脚)=0，2D1(11脚)=2D2(12脚)=Ci，2D3(13脚)=1，则2Y(9脚)=Ci+1。
因此用一片双四选一MUX 74LS153D即可实现函数Fi和Ci+1。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74LS系列，选中74LS153D。
(2) 将74LS153D的使能端EN(1、15脚)接地，地址1(2脚)、地址0(14脚)接字信号发生器的2端、1端。变量Ci(图中X1)接字信号发生器的0端，2D3(13脚)=1接VCC，2D0(10脚)=0接地。
(3) 用字信号发生器管脚2端、1端、0端做一位全加器三个输入信号Ai(图6-8中X5)、Bi(图6-8中X2)和Ci(图6-8中X1)。
(4) 在元(器)件库中单击指示器件，选小灯泡来显示数据。为了便于观察，可将输入、输出信号均接入小灯泡。连接电路如图6-8所示。
图6-8 74LS153D双四选一数据选择器实现一位全加器
3) 观测输出
双击Word Genvertor(字信号发生器)图标，在Address(地址)区，将起始地址(Initial栏)设为0000、终止地址(Final栏)设为0007。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出的对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
在Frequency区，设置输出的频率为1 kHz。
启动仿真开关，可以观察运算结果。小灯泡亮表示数据为“1”，小灯泡灭表示数据为“0”。
6.5 组合逻辑电路的冒险现象
由于组合逻辑电路的设计都是在输入、输出处于稳定的逻辑电平下进行的，因此，为了保证系统工作的可靠性，有必要考察在输入信号逻辑电平发生变化的瞬间，电路是怎样工作的。在较复杂的电路系统中，如果竞争冒险产生的尖峰脉冲使后级电路产生错误动作，就会破坏原有的设计功能。由于引线和器件传输与变换时存在延迟，因此，输出并不一定能立即达到预定的状态并立即稳定在这一状态，可能要经历一个过渡过程，其间逻辑电路的输出端有可能会出现不同于原先所期望的状态，产生瞬时的错误输出，这种现象称为险象。险象分逻辑险象和功能险象两类。由逻辑竞争所引起的险象称逻辑险象，而由功能竞争所引起的险象称功能险象。逻辑险象是由单个输入信号的变化引起的，而功能险象则是由多个输入信号“同时”变化引起的。
图6-9 数字逻辑电路
3) 观测输出
双击方波发生器图标，设置电压为5 V，频率为1 kHz。双击示波器图标，启动仿真开关，可得到示波器输出波形，如图6-10所示。
由电路的逻辑表达式可知F=1，而观察发现，在输入信号B由1到0变化时，输出F会出现非常短暂的负脉冲，这说明产生了险象。
图6-10 输入及输出波形
6.6 触 发 器
图6-11 基本RS触发器
(1) 在元(器)件库中单击TTL，再单击74系列，选取与非门7400N。在元(器)件库中单击Basic(基本元(器)件)，然后单击SWITCH，再单击SPDT，选取两个开关J6、J7。在元(器)件库中单击Sources(信号源)，取一个电源V4和地。电源V4设置为5 V。
(2) 因为开关J6和J7“Key=Space”，所以按空格键可改变开关位置。为了便于控制，双击开关J7图标，打开SWITCH对话框，在对话框Value页中的Key for Switch栏下拉菜单中选择字母符号A，则“Key=A”。也可以选择不同字母符号或者数字符号，来表示对应开关的开关键。
(3) 在元(器)件库中单击指示器件，选小灯泡来显示数据。连接电路如图6-11所示。
表6-2 RS触发器真值表
2. 验证JK触发器的逻辑功能
JK触发器的电路如图6-12所示。
图6-12 JK触发器
1) 创建电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中JK触发器7473N。
(2) 在元(器)件库中单击Sources(信号源)，选中方波发生器V2、电源V1和地。方波发生器V2设置电压为5 V，频率1 kHz。电源V1设置电压为5 V。
(3) 在元器件库中单击Basic(基本元器件)，然后单击SWITCH，再单击SPDT，选取开关J1、J2和J3。为了便于控制，选择不同字母符号或者数字符号来表示对应的开关的开关键。J1用空格键控制，J2用A键控制，J3用B键控制。
(4) 在仪器库中选取逻辑分析仪。
(5) 在图6-12中，JK触发器的输入端1J、1K，清零端1CLR分别由开关J1、J2、J3控制。CLR是清零端，低电平时清零。时钟1CLK由信号源方波发生器V2提供。为了便于观察，可将时钟信号1CLK、JK触发器输出信号Q和分别接逻辑分析仪的管脚1、2、3。
2) 观测输出
通过三个开关改变输入数据，按对应开关的开关键符号，即可改变开关位置，从而改变输入数据，电源V1和地分别表示数据1和0。
(1) 改变开关J3，使1CLR=0，观测清零，输出波形如图6-13所示。可见输出Q清零。
图6-13 输出波形
(2) 清零端1CLR=1，改变开关J1、J2，使J=K=0，输出波形如图6-13所示。可见输出Q保持原态。
(3) 清零端ICLR=1，改变开关J1、J2，使J=0，K=1，输出波形如图6-13所示。可见输出Q置0。
(4) 清零端1CLR=1，改变开关J1、J2，使J=1，K=0，输出波形如图6-14所示。可见输出Q置1。
图6-14 J=1，K=0时的输出波形
(5) 清零端1CLR=1，改变开关J1、J2，使J=K=1，输出波形如图6-15所示。可见输出Q翻转。
图6-15 J=K=1时的输出波形
6.7 同步时序电路分析及设计
时序电路的分析，就是根据给定的时序逻辑电路的结构，找出该时序电路在输入信号及时钟信号作用下，存储电路状态变化规律及电路的输出，从而了解该时序电路所完成的逻辑功能。设计同步时序电路时，要根据具体的逻辑问题要求，用尽可能少的触发器及门电路来实现电路。本节以同步时序电路的设计为例介绍设计过程及仿真测试。
例6.5 用JK触发器设计一个五进制同步计数器，状态转移关系如下：
1) 原理
(1) 五进制计数器有五个状态，需要三位二进制数码，因此需要三个JK触发器。设三个JK触发器的输入为1J1K、2J2K、3J3K，输出为Q3Q2Q1。
① 根据要求列出编码状态表如表6-3所示。
表6-3 编码状态表
② 用状态方程法确定激励方程。其状态方程和激励方程如下：
③ 检查多余状态的转移情况如表6-4所示，这说明三个多余状态都进入了主循环，电路能够自启动。
表6-4 多余状态的转移
2) 创建电路
(1) 在元(器)件库中选三个JK触发器74LS112D做记忆元件，选方波发生器做时钟脉冲信号。电源V1设置为5 V。
(2) 三个JK触发器74LS112D从左至右依次为Q1、Q2、Q3，其使能端R、S均接1(V1)，1J接，1K接Q3，2J接Q1，2K接1，3J=3K接Q2。
(3) 三个JK触发器的时钟信号都接在方波发生器 + 端以构成同步计数。方波发生器V2设置电压为5 V，频率1 kHz。
(4) 用逻辑分析仪显示输出。连接电路如图6-16所示。
图6-16 用JK触发器设计的五进制同步计数器
3) 观测输出
三个JK触发器74LS112D的输出Q均接在逻辑分析仪上，以测试各触发器的输出。电路的输出波形如图6-17所示。由输出波形可以看出Q3Q2Q1的状态按000、001、010、101、110循环，从而构成五进制同步计数器。
图6-17 输出波形
6.8 集成异步计数器及其应用
不同型号的计数器，其功能亦不尽相同，其不同点表现在计数方式、计数规律、预置方式、复位方式、编码方式等几个方面。7490是一个二-五-十进制异步计数器，由一个二进制计数器和一个五进制异步计数器构成。7490N的逻辑符号如图8-18中的器件U3所示。INA是时钟脉冲输入端，与QA构成一个二进制计数器。INB是时钟脉冲输入端，与QDQBQC构成一个五进制计数器。R01、R02是异步清零控制端，且高电平有效，当R01、R02同时为高电平时清零。R91、R92是异步置9控制端，且高电平有效，当R91、R92同时为高电平时置9。通过简单的外部连接可以构成十进制计数器。由于7490D有8421BCD码和5421BCD码两种接法，因此产生清零脉冲和置9脉冲的译码电路是不同的。若需要构成10以内其他进制计数器，只需把计数输出加上适当门电路反馈到R01、R02、、R91和R92即可。
例6.6 用7490N构成一个8421BCD码十进制计数器。
1) 原理
计数输入端 INA接外来时钟，将计数输入端INB和QA相连，QD为高位输出，QA为低位输出，则构成8421BCD码计数器。由7490N的功能可知：R01、R02两个置零输入端同时接高电平1(VCC)时，计数器清零；R91、R92两个置9输入端同时接高电平1(VCC)时，计数器置9。构成十进制计数器时，将R01、R02、R91、R92全接低电位。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中计数器7490N。
(2) 取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V2为5 V，频率为0.1 kHz。
(3) 在元(器)件库中单击显示器件选中带译码的七段LED数码管U4，管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。
7490N构成的8421BCD码十进制计数器电路如图6-18所示。
图6-18 用7490N构成的十进制计数器
3) 观测输出
(1) 启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。调整计数脉冲频率，可改变数码管显示速度。
(2) 也可以用逻辑分析仪测试电路的输出波形来验证分析的结果。逻辑分析仪测试的电路的输出波形如图8-19所示，显然输出也按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001的顺序循环，构成8421BCD码十进制计数器。
图6-19 逻辑分析仪测试的电路的输出波形
例6.7 用7490N实现模54计数器。
1) 原理
实现模54计数器需用两片7490N。当采用两片7490N级连时，可以构成一百进制计数器。然后利用清零端R01、R02或利用置9端R91、R92，去掉46(99～54)个多余状态，电路连接的方法有很多。也可以分解成M=54=6?9，构成异步电路。下面我们以利用异步清零构成电路为例进行仿真，其他电路留给读者自行设计、仿真。
2) 创建电路
(1) 需要选择两片7490N计数器，7490N U7为个位，7490N U6为十位，7490N U7、7490N U6两个置9输入端R91、R92计数输出时全接低电位。INA为计数输入，将INB和QA相连，则QD为高位输出，QA为低位输出，先将个位、十位全部构成8421BCD码十进制计数器。
(2) 时钟脉冲取方波信号输出，接7490N U7(个位)计数输入端INA，7490N U7(个位)的QD接7490N U6(十位)计数输入端INA，构成8421BCD码一百进制计数器。
(3) ?7490N U7、 7490N U6两个清零输入端R01、R02接清零信号。因为7490N是异步清零，所以当7490N U6(高位)QDQCQBQA=0101，7490N U7(低位)QDQCQBQA=0100时取清零信号。与门U2取U6(高位)QCQA和U7(低位)QC之与。
(4) 在显示器件库中选用两个带译码的七段LED数码管U8和U9。管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。7490N实现模54计数器电路，如图6-20所示。
图6-20 7490N实现模54计数器
3) 观测输出
启动仿真开关，两只数码管U8、U9循环显示00，01，02，03，…，53。调整计数脉冲频率，可改变显示频率。
改变与门U2的输入，可改变计数器的模值。
6.9 集成同步计数器及其应用
集成同步计数器74LS160(异步清零)、74LS162(同步清零)为十进制计数器，74LS161(异步清零)、74LS163(同步清零)为四位二进制计数器，它们都是边沿触发的同步加法计数器。CLR为清零端，LOAD为置数端，一般均以低电平为有效电平。若需要构成其他进制计数器，只需把计数输出加上适当门电路反馈到异步清零端CLR或同步置数LOAD即可。
例6.8 用四位二进制计数器74163N构成十进制计数器。
1) 原理
74163N为同步清零、同步预置的同步四位二进制计数器。74163N的逻辑符号如图8-21中器件U1所示。CLR为同步清零端；LOAD为同步置数端；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端，RCO为进位端，且逢十六进一。
图6-21 74163N构成的十进制计数器
2) 创建电路
(1) 在元(器)件库中选中74163N，再利用同步置数的LOAD构成十进制计数器，故取清零端CLR、计数控制端ENP、ENT接高电平1(VCC)。
(2) 取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V1为5 V，频率为0.1 kHz。
(3) 送数端LOAD同步作用，设并行数据输入DCBA=0000，LOAD取QDQA的与非，当QDQCQBQA=1001时，LOAD=0，等待下一个时钟脉冲上升沿到来，将并行数据DCBA=0000置入计数器。
(4) 在元(器)件库中单击显示器件选中带译码的七段LED数码管U3。连接电路如图6-21所示。
3) 观测输出
启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。
仿真输出也可以用逻辑分析仪观察。双击信号发生器图标，频率改为1 kHz。将74163N时钟输入CLK、输出QAQBQCQD及RCO进位从上到下依次接逻辑分析仪，双击逻辑分析仪图标，电路输出波形如图8-22所示。显然输出QDQCQBQA按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001循环，且QDQCQBQA=1001时，RCO无进位输出。
图6-22 逻辑分析仪的输出波形
例6.9 用两块集成计数器74160N实现六十进制计数器
74160N的逻辑符号如图8-23中器件U14、U13所示。CLR为异步清零端；LOAD为同步置数端，且均低电平为有效电平；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端；RCO为进位端，且逢十进一。
图6-23 六十进制计数器
1) 原理
74160N为异步清零、同步预置的十进制计数器。实现模60计数器，需用两片74160N。当采用两片74160N级连时，可以构成一百进制计数器。然后利用异步清零端CLR或利用同步置数LOAD，去掉40(100-60)个多余状态，电路连接的方法有很多。也可以分解成M=60=6?10，构成异步电路。下面我们以利用同步置数LOAD构成电路为例进行仿真，其他电路留给读者自行设计、仿真。
2) 创建电路
(1) 在器件库中选中两个74160N，其中U13为低位，U14为高位。U13(低位)的清零端CLR和计数控制端ENP、ENT接高电平(VCC)。U14(高位)的清零端CLR接高电平(VCC)。U14(高位)计数控制端ENP、ENT应接74160N U13(低位)进位输出RCO端，构成8421BCD码一百进制计数器。
(2) 时钟脉冲取方波信号V5作为74160N U13(低位)的计数输入，CLK=1 kHz。
(3) 由于送数端LOAD同步作用，U14(高位)和U13(低位)输入端的数据DCBA都取0000，LOAD取U14(高位)QCQA和U13(低位)QDQA的与非，即当U14(高位)QDQCQBQA=0101，U13(低位)QDQCQBQA=1001时，LOAD=0，下一个时钟脉冲上升沿到来，计数器置入并行数据0000,0000。
(4) 用两个带译码七段LED数码管接QDQCQBQA。由74160N构成的六十进制计数器如图6-23所示。
3) 观测输出
启动仿真开关，数码管循环显示00，01，…，59。
6.10 移位寄存器及其应用
例6.10 用74194N构成反馈移位型序列信号发生器。
1) 原理
74194N是4位通用移位寄存器，具有左移、右移、并行置数、保持、清除等多种功能。74194N的逻辑符号如图8-24中器件U4所示。CLR为异步清零端，且低电平有效，SR为右移串行数据输入端，SL为左移串行数据输入端，D、C、B、A为预置数据输入端，QAQBQCQD为输出端。工作方式由S1S0控制：异步清零输入端CLR=1(VCC)，当S1S0=10时，在时钟脉冲CLK上升沿作用下，实现左移位操作；当S1S0=01时，在时钟脉冲CLK上升沿作用下，实现右移位操作；当S1S0=00时，不实现移位操作，处于保持状态；当S1S0=11时，在时钟脉冲CLK上升沿作用下，实现送数操作。
2) 创建电路
(1) 在元器件库中选中74194N。
(2) 时钟脉冲输入取频率f=1 kHz的方波信号。
(3) 在元(器)件库中选中数选器74153N，用它实现反馈函数。对74153N进行如下设置：使能端EN接地；数据输入0端接1，数据输入1端接QD，数据输入2端接1，数据输入3端接0；地址1端接QA，地址0端接QC；数选器74153N输出1Y(7端)作为反馈函数送到左移串行输入端SL。
(4) ?74194N输出QAQBQCQD从上到下依次接逻辑分析仪。电路如图6-24所示。
图6-24 反馈移位型序列信号发生器
3) 观测输出
启动仿真开关，双击逻辑分析仪图标，观察输出波形，如图6-25所示。由电路输出波形可知：QA、QB、QC、QD输出的序列全按100111循环，只是初始相位不同，且QAQBQCQD依次实现左移位操作。
图6-25 输出波形
6.11 电阻网络DAC设计
数/模转换就是把在时间上和幅度上离散的数字量转换为连续变化的模拟量(电流或电压)，实现这一转换的电路或器件称作数/模转换器，又称D/A转换器(DAC)。
例6.11 用T型电阻网络设计一个DAC。
1) 原理
四位T型电阻网络D/A转换器如果Rf?=3R, Vo可表示为
四位倒T型R-2R电阻网络DAC中同样也只有R和2R两种阻值，其电路特点为：基准电压为-VR；Di=1时电流流向运算放大器，Di=0时电流流向地。电源所提供的电流是恒定的。如果Rf?=R由倒T型电阻网络得出，则
2) 创建电路
(1) 在元(器)件库中单击Basic(基本元器件)，再单击电阻，R1、R2、R3取1 kohm，R10、R11、R12、R13、R14、R15取2 kohm。
(2)? DAC输入D3、D2、D1、D0由字信号发生器产生。靠近运放U1的数据为高位(D3)接字信号发生器高位(3端)。电路如图6-26所示。
图6-26 T型电阻网络DAC
3) 观测输出
启动仿真开关，双击字信号发生器图标，设置参数，通过字信号发生器的输入数据为0000～0111递增。双击示波器图标，观测输出波形为阶梯形波，如图6-27所示。
图6-27 T型电阻网络DAC构成的梯形波发生器
6.12 555定时器及其应用
555定时器有TTL型和CMOS型两类产品，它们的功能和外部引脚排列完全相同。
LM555H定时器的逻辑符号如图6-28中的器件U1所示。
管脚1为接地端GND。
管脚2为低电平触发输入端TRI。该端电平低于VCC/3(或VCO/2)时，输出Q为高电平。
管脚3为输出端OUT。
管脚4为复位端RST。RST＝0时，Q＝0。
管脚5为控制电压输入端CON。
管脚6为高电平触发端THR。该端电平高于2VCO/3 (或VCO)时，输出Q为低电平。
管脚7为放电端DIS。
管脚8为电源VCC。
当管脚5外接控制电压VCO时，管脚6的比较电压为VCO，管脚2的比较电压为VCO/2。
例6.12 利用LM555H定时器设计多谐振荡器。
1) 原理
当LM555H定时器按图6-28所示电路连接时，就构成了自激多谐振荡器，其中R1和R2是外接定时电阻，C2是外接定时电容。图中电阻R1、R2及电容C2构成充放电回路，当VC2>2VCC/3时，555内部三极管导通，电容C2通过电阻R2放电；当VC2图6-28 用555定时器构成的多谐振荡器
2) 创建电路
(1) 在元(器)件库中单击MIXED(混合集成电路)，再单击555，选中LM555H芯片，单击OK确认。
(2) 在元(器)件库中单击Basic(基本元器件)，选取电阻R1、R2以及电容C2。
(3) 管脚5端CON通过C1=0.01?uF悬空，管脚4端RST通过V1接高电位，将定时电容C2上的电位信号和3端OUT输出信号接示波器。由LM555H定时器构成的多谐振荡器如图6-28所示。
3) 观测输出
启动仿真开关，双击示波器图标，可得输出波形，如图6-29所示。锯齿波形为电容C2上的电位信号，矩形波为 3端OUT电位信号，显然电路毋需激励，自动产生脉冲信号。
移动示波器指针1和指针2，可测量负脉冲宽度TWL、正脉冲宽度TWH和振荡频率f。
图6-29 定时电容C2上和3端OUT电位信号波形
例6.13 利用LM555H定时器设计施密特电路。
1) 原理
将LM555H定时器管脚6(高电平触发端THR)和管脚2(低电平触发输入端TRI)连接在一起作为输入，输出端OUT作为输出(或放电端DIS通过上拉电阻作为输出)，便可构成施密特触发器。由555内部结构可知，当管脚2、6电压大于2VCC/3(VT+)时，输出为低电位，当管脚2、6电压小于1VCC/3(VT-)时，输出为高电位。取VCC=5 V，则VT+ =2VCC/3=3.3 V，VT- =VCC/3=1.7 V，回差电压△VT =VCC/3=1.7 V。
2) 创建电路
(1) 连接图8-27所示电路, 管脚5端CON通过C1=0.01 uF悬空，管脚4端RST通过VCC接高电位，7端悬空。
(2) 信号发生器产生三角波，幅值电压取5 V。LM555H的6端THR和2端THI接信号发生器的+端，信号发生器输出信号做LM555H的输入信号。
(3) 将信号发生器输出信号和LM555H的3端OUT输出信号接示波器。用LM555H定时器构成的施密特电路如图6-30所示。
图6-30 555定时器构成的施密特电路
3) 观测输出
启动仿真开关，双击示波器图标，可得输出波形如图8-31所示，显然将三角波变成矩形波信号，且状态变化时刻输入电位不同。
移动示波器指针1和指针2，可测量观察输入、输出波形及状态变化时刻，测量VT+和VT-，计算回差电压△VT。
图6-31 555定时器构成的施密特电路的输出波形
6.13 数字电路综合设计——数字钟
1．任务要求
(1) 设计一个具有“时”、“分”、“秒”的十进制数字显示(小时从00～23)的计时器；
(2) 具有手动校时、校分的功能；
(3) 用74系列中小规模集成器件去实现。
2．数字计时器的基本工作原理
数字式计时器一般都由振荡器、分频器、译码器、显示器等几部分组成。其中，振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器和显示器构成；“分”和“秒”显示分别由六十进制计数器、译码器和显示器构成。数字钟原理框图如图6-32所示。
图6-32 数字钟原理框图
1) 振荡器
振荡器是计时器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，因此通常选用石英晶体来构成振荡器电路。一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大。故设计者在设计电路时，一定要根据需要设计出最佳电路。
图6-33所示电路的振荡频率是100 kHz，把石英晶体串接于由非门U1A和U2A组成的振荡反馈电路中，非门U3C是振荡器整形缓冲级。凭借与石英晶体串联的微调电容C1，可以对振荡器频率作微量的调节。
图6-33 晶体振荡器
如果精度要求不高，可采用集成电路555定时器与RC组成的多谐振荡器，如图6-34所示。振荡频率f=1000 Hz，R3为可调电位器，微调R3可调1000 Hz输出。
图6-34 用555构成的振荡器
2) 分频器
分频器的功能主要有两个：一是产生标准秒脉冲信号，二是可提供功能扩展电路所需要的信号。选用中规模计数器74LS90D就可以完成上述功能。用74LS90D构成的分频电路如图8-35所示。
将三片74LS90D进行级连，因为每片为1/10分频器，三片级连正好获得1 Hz标准秒脉冲信号。如果振荡频率为100 kHz，就得需要5片74LS90D进行级连。此图画法和上图6-35一样。
图6-35 用74LS90构成的分频电路
3) 计数器
根据图6-32所示方框图可清楚地看到，显示“时”、“分”、“秒”需要6片中规模计数器。其中，“分”、“秒”位计时各为六十进制计数器，“时”位计时为二十四进制计数器。六十进制计数器和二十四进制计数器都选用74LS90D集成块来实现。实现的方法采用反馈清零法。六十进制和二十四进制计数器如图6-36、6-37所示。
图6-36 六十进制计数器
图6-37 二十四进制计数器
4) 校时电路
当刚接通电源或计时出现误差时，都需要对时间进行校正。校正电路如图6-38所示。
J1、J2分别是时校正、分校正开关。不校正时，J1、J2是闭合的。当校正时位时，需把J1打开，然后用手拨动J3，来回拨动一次，就能使时位增加1，根据需要去拨动开关，校正完毕后把J1开关合上。校分位和校时位方法一样。
图6-38 校正电路
5) 画出原理总图
原理总图如图6-39所示。图中所用元(器)件如下：
74LS90D：11片；74LS04：3片；74LS08：2片；7400：4片。
图6-39 数字钟原理图
6.14 数字电路综合设计——数字式抢答器
1．任务要求
(1) 抢答器应该具有数码显示、锁存功能。
(2) 抢答组数分为八组，即序号0，1，2，3，4，5，6，7，优先抢答者按动本组序号开关，该组号立即锁存到LED显示器上，同时封锁其他组号。
(3) 系统设置外部清除键。按动清除键，LED显示器自动清零灭灯。
(4) 数字式抢答器定时为30 s。启动开始键后，要求：
① ?30 s定时器开始工作；
② 扬声器(在此用条形光柱表示)要短暂报警。
(5) 抢答器在30 s内进行抢答，抢答有效，终止定时；30 s定时到，无抢答者本次抢答无效，系统短暂报警。
2．数字式抢答器的基本工作原理
数字式抢答器一般包括定时电路、门控电路、8线-3线优先编码器、RS锁存器、译码显示和报警电路等几个部分。其中。定时电路、门控电路及8线-3线优先编码器三部分的时序配合尤为重要，当启动外部操作开关(起始键)时，定时器开始工作，同时打开门控电路，输出有效，8线-3线优先编码器等待数据输入，在规定时间内，优先按动序号开关的组号立即被锁存到LED显示器上，与此同时，门控电路变为输出无效，8线-3线优先编码器禁止工作；若定时时间已到而无抢答者，定时电路立即关闭门控电路，输出无效，封锁8线-3线优先编码器，同时发出短暂报警信号。数字式抢答器的原理框图如图6-40所示。
图6-40 数字式抢答器的原理框图
1) 简单的数字式抢答器
数字式抢答器的核心是编码器，74LS148D是一种典型的8线-3线优先编码器，它的EI是输入使能端，且低电平有效。即当输入使能端EI=1时，不管其他输入端是否有信号，电路都不会有输出，所有输出都处于高电位。只有输入使能端EI=0时，电路都才会有输出信号。EO是输出使能端；GS是片优先编码标志输出端。当EI=0时，编码器工作，其中至少有一个输入端有编码请求信号(逻辑0)时，EO为1，否则为0；当EI=1时，优先标志和输出使能均为1，编码器处于不工作状态。简单的数字抢答器没有定时功能，当启动清除/起始键(J9闭合)时，与非门U4A、U4B构成的RS触发器Q置0，将RS 锁存器74279N全部清零。
74LS148D的EI端为0，编码器输入使能有效，抢答开始。同时释放清除/开始键(J9打开)，与非门U4A、U4B构成的RS触发器Q置1，此时，由于74LS148D的输出使能端EO为 0，因此门U3A的输出仍为0，即EI=0，在这期间只要按动任一输入数字键，编码器按8421码输出，经RS锁存器锁存。与此同时，输出使能端EO由0翻转为1，经门U3A输出为1，即EI=1，编码器输入使能无效，停止编码；74LS148D的片优先编码标志输出端GS由1翻转为0，LED数码管U2显示最先按动的对应数字键的组号，实现优先抢答功能。简单的数字式抢答器如图6-41所示。
图6-41 简单的数字式抢答器
2) 报警电路
用555定时器构成多谐振荡器，它产生的矩形波(频率f=1/[0.7(R1+2R2)C])经三极管构成的推动级输出，使扬声器或条形光柱报警。开关键J9可以控制多谐振荡器工作与停止，J9断开，多谐振荡器工作，反之，电路停止振荡。555定时器和三极管构成的报警电路如图6-42所示。
图6-42 报警电路
6.15 数字电路综合设计——数字频率计
1．任务要求
(1) 频率测量范围：1 Hz～10 kHz ；
(2) 数字显示位数：四位静态十进制计数显示被测信号的频率。
2．数字频率计的基本工作原理
数字频率计一般都由振荡器、分频器、放大整形电路、控制器、计数译码器、显示器等几部分组成。由振荡器的振荡电路产生一标准频率信号，经分频器分频分别得到2 Hz和0.5 Hz的控制脉冲及选通脉冲。控制脉冲经过控制器中的门电路分别产生锁存信号和计数器清零信号。待测信号经过限幅、运放的放大、施密特整形之后，输出一个与待测信号同频率的矩形脉冲信号，该信号在检测门经过与选通信号的合成，产生计数信号。计数信号并与锁存信号和清零复位信号共同控制计数、锁存和清零三个状态，然后通过数码显示器件就可以进行显示。数字频率计的原理框图如图6-43所示。
图6-43 数字频率计的原理框图
1) 振荡器及分频器部分
由原理框图可知，振荡器及分频器部分有两个不同频率的输出。由石英晶体振荡器产生一个标准频率信号，以待下一步进行分频。分频的系数取决于所选晶振的频率及所需的选通信号频率。这里，我们选用32.768 kHz晶体振荡器，因为对它进行分频最低可分出2 Hz的标准频率信号，这便于获取0.5 Hz的选通信号和控制信号。同时，选择可以进行214分频的4060芯片，通过它可以得到2 Hz的频率信号，再加上4027双上升沿JK触发器进行4分频，就可以获取0.5 Hz的频率信号。由于受元(器)件限制，这里仅使用了一个函数信号发生器。
2) 放大整形部分
放大整形部分用于对输入的待测信号进行处理。输入信号过大或过小都会影响测量，为了排除这一影响，采用了双二极管限幅电路对过大信号进行限幅处理，再采用一运放对输入待测信号进行了放大，幅度过小的信号也可以通过运放放大达到测量要求。其次，为了获取同频率的待测量信号，需要用一施密特整形电路对限幅放大的信号进行整形处理，以使待测的矩形脉冲及非矩形脉冲转化为同频的方波脉冲，送入选通门，从而产生正常的计数信号。在选通控制门输出高电平时，计数器正常计数，低电平时则由锁存信号锁存数据，此时不计数。放大整形电路如图6-44所示。
图6-44 放大整形电路
3) 控制电路部分
控制电路是数字频率计正常工作的中枢部分。在这一部分的设计构思过程中，认真对各种频率信号的组合及搭配进行分析，分别得到用来控制计数译码的锁存信号和清零信号，其时序要求如图6-45所示。
图6-45 计数、锁存和清零信号时序关系
图6-46 计数、锁存和清零信号时序电路
4) 计数译码及显示部分
为了方便，可以选用带译码器的集成十进制计数芯片40110，该芯片有锁存控制端，可对计数进行锁存。计数部分只显示锁存后的数据，每锁定一次，计数部分跳动一次，更新数据，如此往复。由于受元(器)件限制，这里仅使用了计数芯片74160N，且只做了三位，四位甚至更多位原理相同。计数译码显示电路如图6-47所示。
图6-47 计数译码显示电路
5) 总体设计图
在调试过程中，采用分部检测的方法逐个检测每一个部分是否能够正常工作。接正弦波输入时，若幅度不符合要求，可加一电容隔去直流从而降低幅度，以保证正常工作。
数字频率计总体电路图如图6-48所示。
图6-48 数字频率计原理图
习 题
1．用74LS151构成10110011序列信号发生器。将这一序列信号从D0至D7分别接入74LS151的信号输入端，然后从A、B、C三个地址输入端输入地址信号000～111。
2．用74160N构成模86计数器。
3．用555定时器构成多谐振荡器。R、C参数：R1=20 kohm，R2=80 kohm，定时电容C2=0.3 uF，测量并计算频率。
4．用74LS90构成模66计数器。
5．连接四位倒T型电阻网络D/A转换电路。通过字信号发生器以递增顺序输入数据0000～1111，用示波器观察输出波形。
6．设计一个数字式电容表。
第6章 Multisim在数字逻辑电路中的应用
6.1 数字逻辑电路的创建
6.2 全加器及其应用
6.3 译码器及其应用
6.4 数据选择器及其应用
6.5 组合逻辑电路的冒险现象
6.6 触发器
6.7 同步时序电路分析及设计
6.8 集成异步计数器及其应用
6.9 集成同步计数器及其应用
6.10 移位寄存器及其应用
6.11 电阻网络DAC设计
6.12 555定时器及其应用
6.13 数字电路综合设计——数字钟
6.14 数字电路综合设计——数字式抢答器
6.15 数字电路综合设计——数字频率计
习题
6.1 数字逻辑电路的创建
1．创建数字逻辑电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中非门7404N芯片，单击OK确认。这时会出现图6-1所示窗口，该窗口表示7404N这个芯片里有六个功能完全相同的非门，可以选用Section A、B、C、D、E、F六个非门中的任何一个。单击任何一个即可选定一个非门，若不用时单击Cancel。
(2) 同理，在元(器)件库中单击TTL，再单击74系列，选中或门7432N和与非门7400N芯片。
(3) 在仪器库中单击Logic converter(逻辑转换仪)，这时会出现一个仪器，拖到指定位置点击即可。
(4) 输入信号接逻辑转换仪的输入端A，B，C，…，输出信号接逻辑转换仪的输出端(OUT)。连接电路如图6-2所示。
图6-2 数字逻辑电路
图6-3 数字逻辑电路的真值表
图6-4 最简表达式
图6-5 用与非门构成的电路
两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。
6.2.1 半加器
如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。
按照二进制加法运算规则可以列出如表6.5.1所示的半加器真值表。其中A、B是两个加数，S是相加的和，C是向高位的进位。将S、C和A、B的关系写成逻辑表达式则得到.
6.5.1半加器真值表
因此半加器是由一个异或门和一个与门组成的，如图6.5.1所示。
全加器是一种广义名称．就其电路结构而言，它是一种二进制运算的单元电路。从器件角度看，它又是一种最基本的二进制算术运算器件。实际的加法运算，必须同时考虑由低位来的进位，这种由被加数、加数和一个来自低位的进位数三者相加的运算称为全加运算。执行这种运算的器件称为全加器。
6.2.2 全加器及其应用
1. 全加器运算如下式。
2. 全加器真值表如表6.5.1所示
表6.5.1全加器真值表
3. 全加器逻辑表达式:
4. 全加器逻辑电路
6.5.2 全加器电路
电路仿真，双击逻辑转换仪图标, 如图6.5.3逻辑转换仪面板。逻辑转换仪的使用方法请看 课本第4章中的4.4.3小节（逻辑转换仪）。图中测出的是和S的结果，若要测出向高位进位的结果，则把测试线改接到进位C端，便得到向高位进位的结果。
图6.5.3 逻辑转换仪面板
例6.1 用74HC283D设计一个8421BCD码加法电路，完成两个一位8421BCD码的加法运算。输入、输出均采用8421BCD码表示。
1) 原理
两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD码加法器的输入、输出都采用8421BCD码表示，其进位规律为逢十进一，而74HC283D是按两个四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数大于9时，8421BCD码应产生进位，而十六进制还不可能产生进位。为此应对结果进行修正，当结果大于9时，需要加6(0110B)修正。故修正电路应含一个判9电路，当结果大于9时对结果加0110，小于等于9时加0000。
大于9的数是最小项的m10～m15，除了上述情况大于9时外，如相加结果产生了进位位，其结果必定大于9，因此大于9的条件为
全加器74HC283D的A4A3A2A1、B4B3B2B1为两个四位二进制数输入端，SUM1、SUM2、SUM3、SUM4为相加的和，C0为低位来的进位，C4为向高位产生的进位。
2) 创建电路
用字信号发生器产生8421BCD码，并用显示器件显示8421BCD码。
(1) 在元(器)件库中单击CMOS，再单击74HC系列，选中74HC283D, 单击OK确认。这时会出现一个器件，拖到指定位置点击即可。
(2) 在器件库中单击TTL，再单击74系列，选中二输入与非门7400N和三输入与非门7410N芯片。
(3) 在右侧仪器库中单击Word Genvertor(字信号发生器)，这时会出现一个仪器，拖到指定位置点击即可。
(4) 在器件库中单击显示器件，选中数码管, 单击OK确认。这时会出现一个器件，拖到指定位置点击即可。为了便于观察，可将输入、输出信号均接入数码管。由此得到具有修正电路的8421BCD码加法电路，如图6-6所示。
3) 观测输出
双击Word Genvertor(字信号发生器)图标，对面板上的各个选项和参数进行适当设置：
在Address(地址)区，起始地址(Initial栏)为0000，终止地址(Final栏)为0009。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
图6-6 一位8421BCD码加法电路
6.3 译码器及其应用
常见的MSI(中规模集成电路)译码器有二进制译码器(如2-4、3-8、4-16译码器等)和二-十进制译码器(也称作4-10译码器)等。MSI译码器74LS138是3-8译码器，其逻辑符号如图6-7中器件U4所示。U4中A、B、C是地址输入端，G1、G2A、G2B是使能端，Y0Y1Y2Y3Y4Y5Y6Y7是输出端，且输出低电平有效。输入变量的每一种取值组合只能使某一个输出有效。
例6.2 用集成3-8译码器74LS138D组成一位全加器完成两个一位二进制数的加法运算。
1) 原理
两个一位二进制数的加法运算的真值表如表8-1所示。
表6-1 全加器的真值表
由全加器的真值表显然有：
其中，A、B分别为加数和被加数；C为低位向本位产生的进位；Fi为相加的和；Ci+1为本位向高位产生的进位。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74LS系列，选中74LS138D，单击OK确认。这时会出现一个器件，拖到指定位置点击即可。
(2) 在元(器)件库中单击MISC，再单击门电路，选中四输入与非门NAND4, 单击OK确认，用两个与非门实现逻辑函数。
(3) 在元(器)件库中单击显示器件，选小灯泡来显示数据。为了便于观察，可将输入、输出信号均接入小灯泡。
(4) 在元(器)库中单击Word Genvertor(字信号发生器)，拖到指定位置，用它产生数码。
(5) 在元(器)件库中单击Sources(信号源)，选中电源VCC和地，双击电源VCC图标，设置电压为5 V。使能端G1接电源VCC，G2A、G2B接地。连接电路如图6-7所示。
图6-7 74LS138D译码器构成一位全加器
3) 观测输出
双击Word Genvertor(字信号发生器)图标，在Address(地址)区，起始地址(Initial栏)设为0000，终止地址(Final栏)设为0007。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出的对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
在Frequency区，设置输出的频率为1 kHz。
运行仿真开关，可以观察运算结果。探测器发光表示数据为“1”，不发光表示数据为“0”。其中，X1、X2表示加数、被加数；X5表示低位向本位产生的进位；X4表示相加的和；X3表示本位向高位产生的进位。
6.4 数据选择器及其应用
集成数据选择器(MUX)74LS151D(八选一)、74LS153D(双四选一)是较常用的数据选择器。双四选一数据选择器74LS153D包含了两个四选一MUX，地址输入端A1和A0由两个MUX公用。每个MUX各有四个数据输入端，一个使能端EN和一个输出端Y。74LS153D的逻辑符号如图6-8中器件U3所示。U3中最上边的1端和0端分别对应芯片管腿2和14脚，是地址A1和A0的输入端；EN对应芯片管腿1、15脚，是使能端，且输入低电平有效；0端、1端、2端、3端分别对应芯片管腿6、5、4、3脚，是数据1D0、1D1、1D2、1D3的输入端，芯片管腿10、11、12、13脚是数据2D0、2D1、2D2、2D3的输入端；芯片的7端和9端分别是输出端1Y和2Y。
单个四选一MUX的输出函数为
数据选择器用途很多，可以实现组合逻辑函数、多路信号分时传送、并/串转换、产生序列信号等。
例6.3 用74LS153D双四选一数据选择器实现一位全加器。
1) 原理
由于一位全加器有三个输入信号Ai、Bi、Ci，而74LS153D仅有1端、0端(分别对应芯片管脚2、14)两个地址输入端，选Ai(图6-8中X5)、Bi(图6-8中X2)作为地址输入A1和A0(分别对应芯片管脚2、14)。已知全加器的输出函数如下：
本位相加的和
本位向高位产生的进位
考虑到四选一MUX的输出
则Fi相应的余函数为、、和。即现在A1(2脚)=Ai，A0(14脚)=Bi，若1D0(6脚)=1D3(3脚)=Ci，1D1(5脚)=1D2(4脚)= ，则1Y(7脚) =Fi。
同样，将Ci+1表示为：，若四选一MUX的输入2D0(10脚)=0，2D1(11脚)=2D2(12脚)=Ci，2D3(13脚)=1，则2Y(9脚)=Ci+1。
因此用一片双四选一MUX 74LS153D即可实现函数Fi和Ci+1。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74LS系列，选中74LS153D。
(2) 将74LS153D的使能端EN(1、15脚)接地，地址1(2脚)、地址0(14脚)接字信号发生器的2端、1端。变量Ci(图中X1)接字信号发生器的0端，2D3(13脚)=1接VCC，2D0(10脚)=0接地。
(3) 用字信号发生器管脚2端、1端、0端做一位全加器三个输入信号Ai(图6-8中X5)、Bi(图6-8中X2)和Ci(图6-8中X1)。
(4) 在元(器)件库中单击指示器件，选小灯泡来显示数据。为了便于观察，可将输入、输出信号均接入小灯泡。连接电路如图6-8所示。
图6-8 74LS153D双四选一数据选择器实现一位全加器
3) 观测输出
双击Word Genvertor(字信号发生器)图标，在Address(地址)区，将起始地址(Initial栏)设为0000、终止地址(Final栏)设为0007。
在Controls(控制)区，点击Cycle按钮，选择循环输出方式。点击Pattern按钮，在弹出的对话框中选择Up Counter选项，按逐个加1递增的方式进行编码。
在Trigger区，点击按钮Internal，选择内部触发方式。
在Frequency区，设置输出的频率为1 kHz。
启动仿真开关，可以观察运算结果。小灯泡亮表示数据为“1”，小灯泡灭表示数据为“0”。
6.5 组合逻辑电路的冒险现象
由于组合逻辑电路的设计都是在输入、输出处于稳定的逻辑电平下进行的，因此，为了保证系统工作的可靠性，有必要考察在输入信号逻辑电平发生变化的瞬间，电路是怎样工作的。在较复杂的电路系统中，如果竞争冒险产生的尖峰脉冲使后级电路产生错误动作，就会破坏原有的设计功能。由于引线和器件传输与变换时存在延迟，因此，输出并不一定能立即达到预定的状态并立即稳定在这一状态，可能要经历一个过渡过程，其间逻辑电路的输出端有可能会出现不同于原先所期望的状态，产生瞬时的错误输出，这种现象称为险象。险象分逻辑险象和功能险象两类。由逻辑竞争所引起的险象称逻辑险象，而由功能竞争所引起的险象称功能险象。逻辑险象是由单个输入信号的变化引起的，而功能险象则是由多个输入信号“同时”变化引起的。
图6-9 数字逻辑电路
3) 观测输出
双击方波发生器图标，设置电压为5 V，频率为1 kHz。双击示波器图标，启动仿真开关，可得到示波器输出波形，如图6-10所示。
由电路的逻辑表达式可知F=1，而观察发现，在输入信号B由1到0变化时，输出F会出现非常短暂的负脉冲，这说明产生了险象。
图6-10 输入及输出波形
6.6 触 发 器
图6-11 基本RS触发器
(1) 在元(器)件库中单击TTL，再单击74系列，选取与非门7400N。在元(器)件库中单击Basic(基本元(器)件)，然后单击SWITCH，再单击SPDT，选取两个开关J6、J7。在元(器)件库中单击Sources(信号源)，取一个电源V4和地。电源V4设置为5 V。
(2) 因为开关J6和J7“Key=Space”，所以按空格键可改变开关位置。为了便于控制，双击开关J7图标，打开SWITCH对话框，在对话框Value页中的Key for Switch栏下拉菜单中选择字母符号A，则“Key=A”。也可以选择不同字母符号或者数字符号，来表示对应开关的开关键。
(3) 在元(器)件库中单击指示器件，选小灯泡来显示数据。连接电路如图6-11所示。
表6-2 RS触发器真值表
2. 验证JK触发器的逻辑功能
JK触发器的电路如图6-12所示。
图6-12 JK触发器
1) 创建电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中JK触发器7473N。
(2) 在元(器)件库中单击Sources(信号源)，选中方波发生器V2、电源V1和地。方波发生器V2设置电压为5 V，频率1 kHz。电源V1设置电压为5 V。
(3) 在元器件库中单击Basic(基本元器件)，然后单击SWITCH，再单击SPDT，选取开关J1、J2和J3。为了便于控制，选择不同字母符号或者数字符号来表示对应的开关的开关键。J1用空格键控制，J2用A键控制，J3用B键控制。
(4) 在仪器库中选取逻辑分析仪。
(5) 在图6-12中，JK触发器的输入端1J、1K，清零端1CLR分别由开关J1、J2、J3控制。CLR是清零端，低电平时清零。时钟1CLK由信号源方波发生器V2提供。为了便于观察，可将时钟信号1CLK、JK触发器输出信号Q和分别接逻辑分析仪的管脚1、2、3。
2) 观测输出
通过三个开关改变输入数据，按对应开关的开关键符号，即可改变开关位置，从而改变输入数据，电源V1和地分别表示数据1和0。
(1) 改变开关J3，使1CLR=0，观测清零，输出波形如图6-13所示。可见输出Q清零。
图6-13 输出波形
(2) 清零端1CLR=1，改变开关J1、J2，使J=K=0，输出波形如图6-13所示。可见输出Q保持原态。
(3) 清零端ICLR=1，改变开关J1、J2，使J=0，K=1，输出波形如图6-13所示。可见输出Q置0。
(4) 清零端1CLR=1，改变开关J1、J2，使J=1，K=0，输出波形如图6-14所示。可见输出Q置1。
图6-14 J=1，K=0时的输出波形
(5) 清零端1CLR=1，改变开关J1、J2，使J=K=1，输出波形如图6-15所示。可见输出Q翻转。
图6-15 J=K=1时的输出波形
6.7 同步时序电路分析及设计
时序电路的分析，就是根据给定的时序逻辑电路的结构，找出该时序电路在输入信号及时钟信号作用下，存储电路状态变化规律及电路的输出，从而了解该时序电路所完成的逻辑功能。设计同步时序电路时，要根据具体的逻辑问题要求，用尽可能少的触发器及门电路来实现电路。本节以同步时序电路的设计为例介绍设计过程及仿真测试。
例6.5 用JK触发器设计一个五进制同步计数器，状态转移关系如下：
1) 原理
(1) 五进制计数器有五个状态，需要三位二进制数码，因此需要三个JK触发器。设三个JK触发器的输入为1J1K、2J2K、3J3K，输出为Q3Q2Q1。
① 根据要求列出编码状态表如表6-3所示。
表6-3 编码状态表
② 用状态方程法确定激励方程。其状态方程和激励方程如下：
③ 检查多余状态的转移情况如表6-4所示，这说明三个多余状态都进入了主循环，电路能够自启动。
表6-4 多余状态的转移
2) 创建电路
(1) 在元(器)件库中选三个JK触发器74LS112D做记忆元件，选方波发生器做时钟脉冲信号。电源V1设置为5 V。
(2) 三个JK触发器74LS112D从左至右依次为Q1、Q2、Q3，其使能端R、S均接1(V1)，1J接，1K接Q3，2J接Q1，2K接1，3J=3K接Q2。
(3) 三个JK触发器的时钟信号都接在方波发生器 + 端以构成同步计数。方波发生器V2设置电压为5 V，频率1 kHz。
(4) 用逻辑分析仪显示输出。连接电路如图6-16所示。
图6-16 用JK触发器设计的五进制同步计数器
3) 观测输出
三个JK触发器74LS112D的输出Q均接在逻辑分析仪上，以测试各触发器的输出。电路的输出波形如图6-17所示。由输出波形可以看出Q3Q2Q1的状态按000、001、010、101、110循环，从而构成五进制同步计数器。
图6-17 输出波形
6.8 集成异步计数器及其应用
不同型号的计数器，其功能亦不尽相同，其不同点表现在计数方式、计数规律、预置方式、复位方式、编码方式等几个方面。7490是一个二-五-十进制异步计数器，由一个二进制计数器和一个五进制异步计数器构成。7490N的逻辑符号如图8-18中的器件U3所示。INA是时钟脉冲输入端，与QA构成一个二进制计数器。INB是时钟脉冲输入端，与QDQBQC构成一个五进制计数器。R01、R02是异步清零控制端，且高电平有效，当R01、R02同时为高电平时清零。R91、R92是异步置9控制端，且高电平有效，当R91、R92同时为高电平时置9。通过简单的外部连接可以构成十进制计数器。由于7490D有8421BCD码和5421BCD码两种接法，因此产生清零脉冲和置9脉冲的译码电路是不同的。若需要构成10以内其他进制计数器，只需把计数输出加上适当门电路反馈到R01、R02、、R91和R92即可。
例6.6 用7490N构成一个8421BCD码十进制计数器。
1) 原理
计数输入端 INA接外来时钟，将计数输入端INB和QA相连，QD为高位输出，QA为低位输出，则构成8421BCD码计数器。由7490N的功能可知：R01、R02两个置零输入端同时接高电平1(VCC)时，计数器清零；R91、R92两个置9输入端同时接高电平1(VCC)时，计数器置9。构成十进制计数器时，将R01、R02、R91、R92全接低电位。
2) 创建电路
(1) 在元(器)件库中单击TTL，再单击74系列，选中计数器7490N。
(2) 取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V2为5 V，频率为0.1 kHz。
(3) 在元(器)件库中单击显示器件选中带译码的七段LED数码管U4，管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。
7490N构成的8421BCD码十进制计数器电路如图6-18所示。
图6-18 用7490N构成的十进制计数器
3) 观测输出
(1) 启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。调整计数脉冲频率，可改变数码管显示速度。
(2) 也可以用逻辑分析仪测试电路的输出波形来验证分析的结果。逻辑分析仪测试的电路的输出波形如图8-19所示，显然输出也按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001的顺序循环，构成8421BCD码十进制计数器。
图6-19 逻辑分析仪测试的电路的输出波形
例6.7 用7490N实现模54计数器。
1) 原理
实现模54计数器需用两片7490N。当采用两片7490N级连时，可以构成一百进制计数器。然后利用清零端R01、R02或利用置9端R91、R92，去掉46(99～54)个多余状态，电路连接的方法有很多。也可以分解成M=54=6?9，构成异步电路。下面我们以利用异步清零构成电路为例进行仿真，其他电路留给读者自行设计、仿真。
2) 创建电路
(1) 需要选择两片7490N计数器，7490N U7为个位，7490N U6为十位，7490N U7、7490N U6两个置9输入端R91、R92计数输出时全接低电位。INA为计数输入，将INB和QA相连，则QD为高位输出，QA为低位输出，先将个位、十位全部构成8421BCD码十进制计数器。
(2) 时钟脉冲取方波信号输出，接7490N U7(个位)计数输入端INA，7490N U7(个位)的QD接7490N U6(十位)计数输入端INA，构成8421BCD码一百进制计数器。
(3) ?7490N U7、 7490N U6两个清零输入端R01、R02接清零信号。因为7490N是异步清零，所以当7490N U6(高位)QDQCQBQA=0101，7490N U7(低位)QDQCQBQA=0100时取清零信号。与门U2取U6(高位)QCQA和U7(低位)QC之与。
(4) 在显示器件库中选用两个带译码的七段LED数码管U8和U9。管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。7490N实现模54计数器电路，如图6-20所示。
图6-20 7490N实现模54计数器
3) 观测输出
启动仿真开关，两只数码管U8、U9循环显示00，01，02，03，…，53。调整计数脉冲频率，可改变显示频率。
改变与门U2的输入，可改变计数器的模值。
6.9 集成同步计数器及其应用
集成同步计数器74LS160(异步清零)、74LS162(同步清零)为十进制计数器，74LS161(异步清零)、74LS163(同步清零)为四位二进制计数器，它们都是边沿触发的同步加法计数器。CLR为清零端，LOAD为置数端，一般均以低电平为有效电平。若需要构成其他进制计数器，只需把计数输出加上适当门电路反馈到异步清零端CLR或同步置数LOAD即可。
例6.8 用四位二进制计数器74163N构成十进制计数器。
1) 原理
74163N为同步清零、同步预置的同步四位二进制计数器。74163N的逻辑符号如图8-21中器件U1所示。CLR为同步清零端；LOAD为同步置数端；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端，RCO为进位端，且逢十六进一。
图6-21 74163N构成的十进制计数器
2) 创建电路
(1) 在元(器)件库中选中74163N，再利用同步置数的LOAD构成十进制计数器，故取清零端CLR、计数控制端ENP、ENT接高电平1(VCC)。
(2) 取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V1为5 V，频率为0.1 kHz。
(3) 送数端LOAD同步作用，设并行数据输入DCBA=0000，LOAD取QDQA的与非，当QDQCQBQA=1001时，LOAD=0，等待下一个时钟脉冲上升沿到来，将并行数据DCBA=0000置入计数器。
(4) 在元(器)件库中单击显示器件选中带译码的七段LED数码管U3。连接电路如图6-21所示。
3) 观测输出
启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。
仿真输出也可以用逻辑分析仪观察。双击信号发生器图标，频率改为1 kHz。将74163N时钟输入CLK、输出QAQBQCQD及RCO进位从上到下依次接逻辑分析仪，双击逻辑分析仪图标，电路输出波形如图8-22所示。显然输出QDQCQBQA按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001循环，且QDQCQBQA=1001时，RCO无进位输出。
图6-22 逻辑分析仪的输出波形
例6.9 用两块集成计数器74160N实现六十进制计数器
74160N的逻辑符号如图8-23中器件U14、U13所示。CLR为异步清零端；LOAD为同步置数端，且均低电平为有效电平；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端；RCO为进位端，且逢十进一。
图6-23 六十进制计数器
1) 原理
74160N为异步清零、同步预置的十进制计数器。实现模60计数器，需用两片74160N。当采用两片74160N级连时，可以构成一百进制计数器。然后利用异步清零端CLR或利用同步置数LOAD，去掉40(100-60)个多余状态，电路连接的方法有很多。也可以分解成M=60=6?10，构成异步电路。下面我们以利用同步置数LOAD构成电路为例进行仿真，其他电路留给读者自行设计、仿真。
2) 创建电路
(1) 在器件库中选中两个74160N，其中U13为低位，U14为高位。U13(低位)的清零端CLR和计数控制端ENP、ENT接高电平(VCC)。U14(高位)的清零端CLR接高电平(VCC)。U14(高位)计数控制端ENP、ENT应接74160N U13(低位)进位输出RCO端，构成8421BCD码一百进制计数器。
(2) 时钟脉冲取方波信号V5作为74160N U13(低位)的计数输入，CLK=1 kHz。
(3) 由于送数端LOAD同步作用，U14(高位)和U13(低位)输入端的数据DCBA都取0000，LOAD取U14(高位)QCQA和U13(低位)QDQA的与非，即当U14(高位)QDQCQBQA=0101，U13(低位)QDQCQBQA=1001时，LOAD=0，下一个时钟脉冲上升沿到来，计数器置入并行数据0000,0000。
(4) 用两个带译码七段LED数码管接QDQCQBQA。由74160N构成的六十进制计数器如图6-23所示。
3) 观测输出
启动仿真开关，数码管循环显示00，01，…，59。
6.10 移位寄存器及其应用
例6.10 用74194N构成反馈移位型序列信号发生器。
1) 原理
74194N是4位通用移位寄存器，具有左移、右移、并行置数、保持、清除等多种功能。74194N的逻辑符号如图8-24中器件U4所示。CLR为异步清零端，且低电平有效，SR为右移串行数据输入端，SL为左移串行数据输入端，D、C、B、A为预置数据输入端，QAQBQCQD为输出端。工作方式由S1S0控制：异步清零输入端CLR=1(VCC)，当S1S0=10时，在时钟脉冲CLK上升沿作用下，实现左移位操作；当S1S0=01时，在时钟脉冲CLK上升沿作用下，实现右移位操作；当S1S0=00时，不实现移位操作，处于保持状态；当S1S0=11时，在时钟脉冲CLK上升沿作用下，实现送数操作。
2) 创建电路
(1) 在元器件库中选中74194N。
(2) 时钟脉冲输入取频率f=1 kHz的方波信号。
(3) 在元(器)件库中选中数选器74153N，用它实现反馈函数。对74153N进行如下设置：使能端EN接地；数据输入0端接1，数据输入1端接QD，数据输入2端接1，数据输入3端接0；地址1端接QA，地址0端接QC；数选器74153N输出1Y(7端)作为反馈函数送到左移串行输入端SL。
(4) ?74194N输出QAQBQCQD从上到下依次接逻辑分析仪。电路如图6-24所示。
图6-24 反馈移位型序列信号发生器
3) 观测输出
启动仿真开关，双击逻辑分析仪图标，观察输出波形，如图6-25所示。由电路输出波形可知：QA、QB、QC、QD输出的序列全按100111循环，只是初始相位不同，且QAQBQCQD依次实现左移位操作。
图6-25 输出波形
6.11 电阻网络DAC设计
数/模转换就是把在时间上和幅度上离散的数字量转换为连续变化的模拟量(电流或电压)，实现这一转换的电路或器件称作数/模转换器，又称D/A转换器(DAC)。
例6.11 用T型电阻网络设计一个DAC。
1) 原理
四位T型电阻网络D/A转换器如果Rf?=3R, Vo可表示为
四位倒T型R-2R电阻网络DAC中同样也只有R和2R两种阻值，其电路特点为：基准电压为-VR；Di=1时电流流向运算放大器，Di=0时电流流向地。电源所提供的电流是恒定的。如果Rf?=R由倒T型电阻网络得出，则
2) 创建电路
(1) 在元(器)件库中单击Basic(基本元器件)，再单击电阻，R1、R2、R3取1 kohm，R10、R11、R12、R13、R14、R15取2 kohm。
(2)? DAC输入D3、D2、D1、D0由字信号发生器产生。靠近运放U1的数据为高位(D3)接字信号发生器高位(3端)。电路如图6-26所示。
图6-26 T型电阻网络DAC
3) 观测输出
启动仿真开关，双击字信号发生器图标，设置参数，通过字信号发生器的输入数据为0000～0111递增。双击示波器图标，观测输出波形为阶梯形波，如图6-27所示。
图6-27 T型电阻网络DAC构成的梯形波发生器
6.12 555定时器及其应用
555定时器有TTL型和CMOS型两类产品，它们的功能和外部引脚排列完全相同。
LM555H定时器的逻辑符号如图6-28中的器件U1所示。
管脚1为接地端GND。
管脚2为低电平触发输入端TRI。该端电平低于VCC/3(或VCO/2)时，输出Q为高电平。
管脚3为输出端OUT。
管脚4为复位端RST。RST＝0时，Q＝0。
管脚5为控制电压输入端CON。
管脚6为高电平触发端THR。该端电平高于2VCO/3 (或VCO)时，输出Q为低电平。
管脚7为放电端DIS。
管脚8为电源VCC。
当管脚5外接控制电压VCO时，管脚6的比较电压为VCO，管脚2的比较电压为VCO/2。
例6.12 利用LM555H定时器设计多谐振荡器。
1) 原理
当LM555H定时器按图6-28所示电路连接时，就构成了自激多谐振荡器，其中R1和R2是外接定时电阻，C2是外接定时电容。图中电阻R1、R2及电容C2构成充放电回路，当VC2>2VCC/3时，555内部三极管导通，电容C2通过电阻R2放电；当VC2
2) 创建电路
(1) 在元(器)件库中单击MIXED(混合集成电路)，再单击555，选中LM555H芯片，单击OK确认。
(2) 在元(器)件库中单击Basic(基本元器件)，选取电阻R1、R2以及电容C2。
(3) 管脚5端CON通过C1=0.01?uF悬空，管脚4端RST通过V1接高电位，将定时电容C2上的电位信号和3端OUT输出信号接示波器。由LM555H定时器构成的多谐振荡器如图6-28所示。
3) 观测输出
启动仿真开关，双击示波器图标，可得输出波形，如图6-29所示。锯齿波形为电容C2上的电位信号，矩形波为 3端OUT电位信号，显然电路毋需激励，自动产生脉冲信号。
移动示波器指针1和指针2，可测量负脉冲宽度TWL、正脉冲宽度TWH和振荡频率f。
图6-29 定时电容C2上和3端OUT电位信号波形
例6.13 利用LM555H定时器设计施密特电路。
1) 原理
将LM555H定时器管脚6(高电平触发端THR)和管脚2(低电平触发输入端TRI)连接在一起作为输入，输出端OUT作为输出(或放电端DIS通过上拉电阻作为输出)，便可构成施密特触发器。由555内部结构可知，当管脚2、6电压大于2VCC/3(VT+)时，输出为低电位，当管脚2、6电压小于1VCC/3(VT-)时，输出为高电位。取VCC=5 V，则VT+ =2VCC/3=3.3 V，VT- =VCC/3=1.7 V，回差电压△VT =VCC/3=1.7 V。
2) 创建电路
(1) 连接图8-27所示电路, 管脚5端CON通过C1=0.01 uF悬空，管脚4端RST通过VCC接高电位，7端悬空。
(2) 信号发生器产生三角波，幅值电压取5 V。LM555H的6端THR和2端THI接信号发生器的+端，信号发生器输出信号做LM555H的输入信号。
(3) 将信号发生器输出信号和LM555H的3端OUT输出信号接示波器。用LM555H定时器构成的施密特电路如图6-30所示。
图6-30 555定时器构成的施密特电路
3) 观测输出
启动仿真开关，双击示波器图标，可得输出波形如图8-31所示，显然将三角波变成矩形波信号，且状态变化时刻输入电位不同。
移动示波器指针1和指针2，可测量观察输入、输出波形及状态变化时刻，测量VT+和VT-，计算回差电压△VT。
图6-31 555定时器构成的施密特电路的输出波形
6.13 数字电路综合设计——数字钟
1．任务要求
(1) 设计一个具有“时”、“分”、“秒”的十进制数字显示(小时从00～23)的计时器；
(2) 具有手动校时、校分的功能；
(3) 用74系列中小规模集成器件去实现。
2．数字计时器的基本工作原理
数字式计时器一般都由振荡器、分频器、译码器、显示器等几部分组成。其中，振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器和显示器构成；“分”和“秒”显示分别由六十进制计数器、译码器和显示器构成。数字钟原理框图如图6-32所示。
图6-32 数字钟原理框图
1) 振荡器
振荡器是计时器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，因此通常选用石英晶体来构成振荡器电路。一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大。故设计者在设计电路时，一定要根据需要设计出最佳电路。
图6-33所示电路的振荡频率是100 kHz，把石英晶体串接于由非门U1A和U2A组成的振荡反馈电路中，非门U3C是振荡器整形缓冲级。凭借与石英晶体串联的微调电容C1，可以对振荡器频率作微量的调节。
图6-33 晶体振荡器
如果精度要求不高，可采用集成电路555定时器与RC组成的多谐振荡器，如图6-34所示。振荡频率f=1000 Hz，R3为可调电位器，微调R3可调1000 Hz输出。
图6-34 用555构成的振荡器
2) 分频器
分频器的功能主要有两个：一是产生标准秒脉冲信号，二是可提供功能扩展电路所需要的信号。选用中规模计数器74LS90D就可以完成上述功能。用74LS90D构成的分频电路如图8-35所示。
将三片74LS90D进行级连，因为每片为1/10分频器，三片级连正好获得1 Hz标准秒脉冲信号。如果振荡频率为100 kHz，就得需要5片74LS90D进行级连。此图画法和上图6-35一样。
图6-35 用74LS90构成的分频电路
3) 计数器
根据图6-32所示方框图可清楚地看到，显示“时”、“分”、“秒”需要6片中规模计数器。其中，“分”、“秒”位计时各为六十进制计数器，“时”位计时为二十四进制计数器。六十进制计数器和二十四进制计数器都选用74LS90D集成块来实现。实现的方法采用反馈清零法。六十进制和二十四进制计数器如图6-36、6-37所示。
图6-36 六十进制计数器
图6-37 二十四进制计数器
4) 校时电路
当刚接通电源或计时出现误差时，都需要对时间进行校正。校正电路如图6-38所示。
J1、J2分别是时校正、分校正开关。不校正时，J1、J2是闭合的。当校正时位时，需把J1打开，然后用手拨动J3，来回拨动一次，就能使时位增加1，根据需要去拨动开关，校正完毕后把J1开关合上。校分位和校时位方法一样。
图6-38 校正电路
5) 画出原理总图
原理总图如图6-39所示。图中所用元(器)件如下：
74LS90D：11片；74LS04：3片；74LS08：2片；7400：4片。
图6-39 数字钟原理图
6.14 数字电路综合设计——数字式抢答器
1．任务要求
(1) 抢答器应该具有数码显示、锁存功能。
(2) 抢答组数分为八组，即序号0，1，2，3，4，5，6，7，优先抢答者按动本组序号开关，该组号立即锁存到LED显示器上，同时封锁其他组号。
(3) 系统设置外部清除键。按动清除键，LED显示器自动清零灭灯。
(4) 数字式抢答器定时为30 s。启动开始键后，要求：
① ?30 s定时器开始工作；
② 扬声器(在此用条形光柱表示)要短暂报警。
(5) 抢答器在30 s内进行抢答，抢答有效，终止定时；30 s定时到，无抢答者本次抢答无效，系统短暂报警。
2．数字式抢答器的基本工作原理
数字式抢答器一般包括定时电路、门控电路、8线-3线优先编码器、RS锁存器、译码显示和报警电路等几个部分。其中。定时电路、门控电路及8线-3线优先编码器三部分的时序配合尤为重要，当启动外部操作开关(起始键)时，定时器开始工作，同时打开门控电路，输出有效，8线-3线优先编码器等待数据输入，在规定时间内，优先按动序号开关的组号立即被锁存到LED显示器上，与此同时，门控电路变为输出无效，8线-3线优先编码器禁止工作；若定时时间已到而无抢答者，定时电路立即关闭门控电路，输出无效，封锁8线-3线优先编码器，同时发出短暂报警信号。数字式抢答器的原理框图如图6-40所示。
图6-40 数字式抢答器的原理框图
1) 简单的数字式抢答器
数字式抢答器的核心是编码器，74LS148D是一种典型的8线-3线优先编码器，它的EI是输入使能端，且低电平有效。即当输入使能端EI=1时，不管其他输入端是否有信号，电路都不会有输出，所有输出都处于高电位。只有输入使能端EI=0时，电路都才会有输出信号。EO是输出使能端；GS是片优先编码标志输出端。当EI=0时，编码器工作，其中至少有一个输入端有编码请求信号(逻辑0)时，EO为1，否则为0；当EI=1时，优先标志和输出使能均为1，编码器处于不工作状态。简单的数字抢答器没有定时功能，当启动清除/起始键(J9闭合)时，与非门U4A、U4B构成的RS触发器Q置0，将RS 锁存器74279N全部清零。
74LS148D的EI端为0，编码器输入使能有效，抢答开始。同时释放清除/开始键(J9打开)，与非门U4A、U4B构成的RS触发器Q置1，此时，由于74LS148D的输出使能端EO为 0，因此门U3A的输出仍为0，即EI=0，在这期间只要按动任一输入数字键，编码器按8421码输出，经RS锁存器锁存。与此同时，输出使能端EO由0翻转为1，经门U3A输出为1，即EI=1，编码器输入使能无效，停止编码；74LS148D的片优先编码标志输出端GS由1翻转为0，LED数码管U2显示最先按动的对应数字键的组号，实现优先抢答功能。简单的数字式抢答器如图6-41所示。
图6-41 简单的数字式抢答器
2) 报警电路
用555定时器构成多谐振荡器，它产生的矩形波(频率f=1/[0.7(R1+2R2)C])经三极管构成的推动级输出，使扬声器或条形光柱报警。开关键J9可以控制多谐振荡器工作与停止，J9断开，多谐振荡器工作，反之，电路停止振荡。555定时器和三极管构成的报警电路如图6-42所示。
图6-42 报警电路
6.15 数字电路综合设计——数字频率计
1．任务要求
(1) 频率测量范围：1 Hz～10 kHz ；
(2) 数字显示位数：四位静态十进制计数显示被测信号的频率。
2．数字频率计的基本工作原理
数字频率计一般都由振荡器、分频器、放大整形电路、控制器、计数译码器、显示器等几部分组成。由振荡器的振荡电路产生一标准频率信号，经分频器分频分别得到2 Hz和0.5 Hz的控制脉冲及选通脉冲。控制脉冲经过控制器中的门电路分别产生锁存信号和计数器清零信号。待测信号经过限幅、运放的放大、施密特整形之后，输出一个与待测信号同频率的矩形脉冲信号，该信号在检测门经过与选通信号的合成，产生计数信号。计数信号并与锁存信号和清零复位信号共同控制计数、锁存和清零三个状态，然后通过数码显示器件就可以进行显示。数字频率计的原理框图如图6-43所示。
图6-43 数字频率计的原理框图
1) 振荡器及分频器部分
由原理框图可知，振荡器及分频器部分有两个不同频率的输出。由石英晶体振荡器产生一个标准频率信号，以待下一步进行分频。分频的系数取决于所选晶振的频率及所需的选通信号频率。这里，我们选用32.768 kHz晶体振荡器，因为对它进行分频最低可分出2 Hz的标准频率信号，这便于获取0.5 Hz的选通信号和控制信号。同时，选择可以进行214分频的4060芯片，通过它可以得到2 Hz的频率信号，再加上4027双上升沿JK触发器进行4分频，就可以获取0.5 Hz的频率信号。由于受元(器)件限制，这里仅使用了一个函数信号发生器。
2) 放大整形部分
放大整形部分用于对输入的待测信号进行处理。输入信号过大或过小都会影响测量，为了排除这一影响，采用了双二极管限幅电路对过大信号进行限幅处理，再采用一运放对输入待测信号进行了放大，幅度过小的信号也可以通过运放放大达到测量要求。其次，为了获取同频率的待测量信号，需要用一施密特整形电路对限幅放大的信号进行整形处理，以使待测的矩形脉冲及非矩形脉冲转化为同频的方波脉冲，送入选通门，从而产生正常的计数信号。在选通控制门输出高电平时，计数器正常计数，低电平时则由锁存信号锁存数据，此时不计数。放大整形电路如图6-44所示。
图6-44 放大整形电路
3) 控制电路部分
控制电路是数字频率计正常工作的中枢部分。在这一部分的设计构思过程中，认真对各种频率信号的组合及搭配进行分析，分别得到用来控制计数译码的锁存信号和清零信号，其时序要求如图6-45所示。
图6-45 计数、锁存和清零信号时序关系
图6-46 计数、锁存和清零信号时序电路
4) 计数译码及显示部分
为了方便，可以选用带译码器的集成十进制计数芯片40110，该芯片有锁存控制端，可对计数进行锁存。计数部分只显示锁存后的数据，每锁定一次，计数部分跳动一次，更新数据，如此往复。由于受元(器)件限制，这里仅使用了计数芯片74160N，且只做了三位，四位甚至更多位原理相同。计数译码显示电路如图6-47所示。
图6-47 计数译码显示电路
5) 总体设计图
在调试过程中，采用分部检测的方法逐个检测每一个部分是否能够正常工作。接正弦波输入时，若幅度不符合要求，可加一电容隔去直流从而降低幅度，以保证正常工作。
数字频率计总体电路图如图6-48所示。
图6-48 数字频率计原理图
习 题
1．用74LS151构成10110011序列信号发生器。将这一序列信号从D0至D7分别接入74LS151的信号输入端，然后从A、B、C三个地址输入端输入地址信号000～111。
2．用74160N构成模86计数器。
3．用555定时器构成多谐振荡器。R、C参数：R1=20 kohm，R2=80 kohm，定时电容C2=0.3 uF，测量并计算频率。
4．用74LS90构成模66计数器。
5．连接四位倒T型电阻网络D/A转换电路。通过字信号发生器以递增顺序输入数据0000～1111，用示波器观察输出波形。
6．设计一个数字式电容表。
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