第六课--Interrupt

(共29张PPT)
中断系统
5.1 80C51的中断系统
5.1.1 80C51的中断系统结构
一、中断的概念
CPU在处理某一事件A时，发生了另一事件B请求CPU迅速去处理（中断发生）；
CPU暂时中断当前的工作，转去处理事件B（中断响应和中断服务）；
待CPU将事件B处理完毕后，再回到原来事件A被中断的地方继续处理事件A（中断返回），这一过程称为中断 。
MCS-51单片机的中断系统结构
执行主程序
主程序
继续执行主程序
断点
中断请求
中断响应
执行中断处理程序
中断返回
引起CPU中断的根源，称为中断源。中断源向CPU提出的中断请求。CPU暂时中断原来的事务A，转去处理事件B。对事件B处理完毕后，再回到原来被中断的地方（即断点），称为中断返回。实现上述中断功能的部件称为中断系统（中断机构）。
随着计算机技术的应用，人们发现中断技术不仅解决了快速主机与慢速I/O设备的数据传送问题，而且还具有如下优点：
分时操作。CPU可以分时为多个I/O设备服务，提高了计算机的利用率；
实时响应。CPU能够及时处理应用系统的随机事件，系统的实时性大大增强；
可靠性高。CPU具有处理设备故障及掉电等突发性事件能力，从而使系统可靠性提高。
二、80C51中断系统的结构
80C51的中断系统有5个中断源（8052有 6个） ，2个优先级，可实现二级中断嵌套 。
5.1.2 80C51的中断源
一、中断源
1、 （P3.2）。可由IT0(TCON.0)选择其为低电平有效还是下降沿有效。当CPU检测到P3.2引脚上出现有效的中断信号时，中断标志IE0(TCON.1)置1，向CPU申请中断。
2、(P3.3）。可由IT1(TCON.2)选择其为低电平有效还是下降沿有效。当CPU检测到P3.3引脚上出现有效的中断信号时，中断标志IE1(TCON.3)置1,向CPU申请中断。
3、TF0（TCON.5），片内定时/计数器T0溢出中断请求标志。当定时/计数器T0发生溢出时，置位TF0，并向CPU申请中断。
4、TF1（TCON.7），片内定时/计数器T1溢出中断请求标志。当定时/计数器T1发生溢出时，置位TF1，并向CPU申请中断。
5、RI（SCON.0）或TI（SCON.1），串行口中断请求标志。当串行口接收完一帧串行数据时置位RI或当串行口发送完一帧串行数据时置位TI，向CPU申请中断。
二、中断请求标志
1、TCON的中断标志
IT0（TCON.0），外部中断0触发方式控制位。
当IT0=0时，为电平触发方式。
当IT0=1时，为边沿触发方式（下降沿有效）。
IE0（TCON.1），外部中断0中断请求标志位。
IT1（TCON.2），外部中断1触发方式控制位。
IE1（TCON.3），外部中断1中断请求标志位。
TF0（TCON.5），定时/计数器T0溢出中断请求标志位。
TF1（TCON.7），定时/计数器T1溢出中断请求标志位。
2、SCON的中断标志
RI（SCON.0），串行口接收中断标志位。当允许串行口接收数据时，每接收完一个串行帧，由硬件置位RI。同样，RI必须由软件清除。
TI（SCON.1），串行口发送中断标志位。当CPU将一个发送数据写入串行口发送缓冲器时，就启动了发送过程。每发送完一个串行帧，由硬件置位TI。CPU响应中断时，不能自动清除TI，TI必须由软件清除。
一、中断允许控制
CPU对中断系统所有中断以及某个中断源的开放和屏蔽是由中断允许寄存器IE控制的。
5.1.3 80C51中断的控制
EX0(IE.0)，外部中断0允许位；
ET0(IE.1)，定时/计数器T0中断允许位；
EX1(IE.2)，外部中断0允许位；
ET1(IE.3)，定时/计数器T1中断允许位；
ES（IE.4)，串行口中断允许位；
EA (IE.7)， CPU中断允许（总允许）位。
二、中断优先级控制
80C51单片机有两个中断优先级，即可实现二级中断服务嵌套。每个中断源的中断优先级都是由中断优先级寄存器IP中的相应位的状态来规定的 。
PX0（IP.0），外部中断0优先级设定位；
PT0（IP.1），定时/计数器T0优先级设定位；
PX1（IP.2），外部中断0优先级设定位；
PT1（IP.3），定时/计数器T1优先级设定位；
PS （IP.4），串行口优先级设定位；
PT2 (IP.5) ，定时/计数器T2优先级设定位。
PX0（IPH.0），外部中断0优先级设定位；
PT0（IPH.1），定时/计数器T0优先级设定位；
PX1（IPH.2），外部中断0优先级设定位；
PT1（IPH.3），定时/计数器T1优先级设定位；
PS （IPH.4），串行口优先级设定位；
PT2 (IPH.5) ，定时/计数器T2优先级设定位。
而80C52单片机有四个中断优先级，即可实现四级中断服务嵌套。每个中断源的中断优先级由中断优先级寄存器IP和IPH中的相应位的状态来规定的 。
同一优先级中的中断申请不止一个时，则有中断优先权排队问题。同一优先级的中断优先权排队，由中断系统硬件确定的自然优先级形成，其排列如所示：
设置52单片机的4个中断源,使他们的优顺序为T1,INT1,INT0,T0.
IPH = 0X08; PT1 = 1;
IP = 0X40; PX1 = 1;
80C51单片机的中断优先级有三条原则：
CPU同时接收到几个中断时，首先响应优先级别最高的中断请求。
正在进行的中断过程不能被新的同级或低优先级的中断请求所中断。
正在进行的低优先级中断服务，能被高优先级中断请求所中断。
为了实现上述后两条原则，中断系统内部设有两个用户不能寻址的优先级状态触发器。其中一个置1，表示正在响应高优先级的中断，它将阻断后来所有的中断请求；另一个置1，表示正在响应低优先级中断，它将阻断后来所有的低优先级中断请求。
5.2 80C51单片机中断处理过程
一、中断响应条件
中断源有中断请求；
此中断源的中断允许位为1；
CPU开中断（即EA=1）。
p115
同时满足时，CPU才有可能响应中断。
5.2.1 中断响应条件和时间
中断服务的进入：
CPU执行程序过程中，在每个机器周期的S5P2期间，中断系统对各个中断源进行采样。这些采样值在下一个机器周期内按优先级和内部顺序被依次查询。
如果某个中断标志在上一个机器周期的S5P2时被置成了1，那么它将于现在的查询周期中及时被发现。接着CPU便执行一条由中断系统提供的硬件LCALL指令，转向被称作中断向量的特定地址单元，进入相应的中断服务程序。
遇以下任一条件，硬件将受阻，不产生LCALL指令：
CPU正在处理同级或高优先级中断；
当前查询的机器周期不是所执行指令的最后一个机器周期。即在完成所执行指令前，不会响应中断，从而保证指令在执行过程中不被打断；
正在执行的指令为RET、RETI或任何访问IE或IP寄存器的指令。即只有在这些指令后面至少再执行一条指令时才能接受中断请求。
若由于上述条件的阻碍中断未能得到响应，当条件消失时该中断标志却已不再有效，那么该中断将不被响应。就是说，中断标志曾经有效，但未获响应，查询过程在下个机器周期将重新进行。
二、中断响应时间
5.2.1 响应时间--从查询中断请求标志位到转向中断服务入口地址所需的机器周期数。
（1）最快响应时间
以外部中断的电平触发为最快。
从查询中断请求信号到中断服务程序需要三个机器周期：
1个周期（查询）＋2个周期（长调用LCALL）
（2）最长时间
若当前指令是RET、RETI和IP、IE指令，紧接着下一条是乘除指令发生，则最长为8个周期：
2个周期执行当前指令（其中含有1个周期查询）＋4个周期乘除指令＋2个周期长调用＝8个周期。
将相应的优先级状态触发器置1（以阻断后来的同级或低级的中断请求）。
执行一条硬件LCALL指令，即把程序计数器PC的内容压入堆栈保存，再将相应的中断服务程序的入口地址送入PC。 (P116)
执行中断服务程序。
5.2.2 中断响应过程
中断响应过程的前两步是由中断系统内部自动完成的，而中断服务程序则要由用户编写程序来完成。
5.2.3 中断返回
RETI指令的具体功能是：
将中断响应时压入堆栈保存的断点地址从栈顶弹出送回PC，CPU从原来中断的地方继续执行程序；
将相应中断优先级状态触发器清0，通知中断系统，中断服务程序已执行完毕。
注意，不能用RET指令代替RETI指令。在中断服务程序中PUSH指令与POP指令必须成对使用，否则不能正确返回断点 。
若外部中断定义为电平触发方式，中断标志位的状态随CPU在每个机器周期采样到的外部中断输入引脚的电平变化而变化，这样能提高CPU对外部中断请求的响应速度。但外部中断源若有请求，必须把有效的低电平保持到请求获得响应时为止，不然就会漏掉；而在中断服务程序结束之前，中断源又必须撤消其有效的低电平，否则中断返回之后将再次产生中断。
电平触发方式适合于外部中断输入以低电平输入且中断服务程序能清除外部中断请求源的情况。例如，并行接口芯片8255的中断请求线在接受读或写操作后即被复位，因此，以其去请求电平触发方式的中断比较方便。
若外部中断定义为边沿触发方式，在相继连续的两次采样中，一个周期采样到外部中断输入为高电平，下一个周期采样到为低电平，则在IE0或IE1中将锁存一个逻辑1。即便是CPU暂时不能响应，中断申请标志也不会丢失，直到CPU响应此中断时才清零。这样，为保证下降沿能被可靠地采样到，外中断引脚上的高低电平（负脉冲的宽度）均至少要保持一个机器周期（若晶振为12MHz时，为1微秒）。
边沿触发方式适合于以负脉冲形式输入的外部中断请求，如ADC0809的转换结束标志信号EOC为正脉冲，经反相后就可以作为80C51的中断输入。